为什么还没有商用3D-IC？

三维芯片制造正在吸引越来越多的关注和投资，但到目前为止还没有关于商用3D-IC芯片的公告。有一些基本问题必须克服，需要开发新的工具。

相比之下，半导体行业正逐渐适应2.5D集成，即单个晶片组装在某种用于互连它们的基板上。许多新技术正在开发中，它们来自多个方向。EDA公司正在创建工具和流程，以帮助自动化和优化这些流程的各个方面，并需要额外的验证工具来处理发现的新物理效果。慢慢地，随着问题的解决，成本会下降，更多的人会采用它。

但这只是《超越摩尔》的第一章。该行业不再仅仅专注于提高集成水平。现在，它正在处理一揽子计划中涉及分解的机会。为了提供与摩尔定律类似的长期收益，芯片必须是垂直的。异构3D-IC是真正的目标，2.5D是一种带有辅助轮的学习技术。

我们有充分的理由不首先尝试全3D。Cadence定制IC和PCB组产品管理组总监“前三大问题是散热、散热和散热。”John Park表示:“我们可以整天堆叠这些东西，你可以看到L3和L4缓存在逻辑上堆叠的例子。这是唯一可能的，因为缓存不会产生很多热量。我们也看到一些例子，他们将整个晶圆堆叠起来，但这需要特殊的流体冷却封装。对于合适的环境类型，我们已经看到了多层堆叠，但功率成为一个挑战。电力与热能密切相关。你怎么给它通电?当你开始建造这个烟囱时，你如何消散所有产生的热量?”

更糟糕的是，至少在今天，目标市场是数据中心的生成式人工智能。“特别是当我们着眼于数据中心基础设施空间时，这些过程所消耗的能量是巨大的。”Alphawave Semi负责企业营销的高级副总裁Sudhir Mallya说:“将处理器与其他芯片堆叠是一个尚未解决的技术问题。这就是为什么我们仍然看到很多2.5D电影。对于高带宽内存(HBM)堆栈，所有内存的大小和功率都是相同的。因此，从热管理和可靠性的角度来看，这比3d - ic更容易解决，3D-IC具有不同尺寸的芯片和不同的功率系数。”

Synopsys产品线管理高级总监Shekhar Kapoor指出了3D堆叠的其他挑战。“虽然3D技术很复杂，但它代表着未来，生态系统必须不断发展以实现它。有两个关键因素可以进一步简化复杂性:共同的语言和明确的规则。2.5D或3D设计组件的普遍接受术语为程序带来了统一性，并使与多个合作伙伴一起构建系统变得更加容易。”

基于逻辑的内存一直是3D开发和2.5D集成的典型代表。Ansys产品营销总监Marc Swinnen表示:“HBM是将DRAM堆栈置于控制器顶部，并通过2.5D中间层连接到处理系统。高性能计算架构的能力和性能通常取决于在内存中传输数据所需的时间和能量。通常，当内存在物理上更靠近计算单元时，这些性能因素会得到改善。HBM将内存置于封装内，但它可以更靠近处理器。更近的内存通常意味着更小(更少的容量)和更昂贵。有了3D，你可以在逻辑的正上方放置一个大容量的存储芯片，并通过z轴上数千个非常短的微凸起将它们连接起来。这似乎是一个非常有吸引力的解决方案，设计团队正在探索。”

关于逻辑的记忆很可能是《超越摩尔》的第二章，但第三章及之后的章节是从逻辑上的逻辑开始的。“真正的3D是把它变成一个位置和路线问题。”西门子数字工业软件公司高级包装解决方案总监Tony Mastroianni表示:“取一个大的网表，让该工具完成每个小程序的所有规划和实施。”

“逻辑记忆相对简单;在逻辑上叠加逻辑需要系统级的3D感知来实现最优化，”Synopsys的Kapoor说。“从系统层面开始，将设计划分为不同的楼层，并综合到技术过程节点和材料，这带来了新的挑战，同时也带来了巨大的性能和功率增益机会。”

HBM是一次学习的经历。“即使在对该产品进行了几次迭代之后，制造成本仍然非常高。”德国弗劳恩霍夫研究所(Fraunhofer IIS/EAS)高效电子部门负责人Andy Heinig表示:“从设计的角度来看，HBM不那么复杂，因为TSV的位置非常均匀，而且位置也非常清晰。在实际的三维系统中，必须对每个TSV的位置进行优化。与z方向相比，芯片内的路由资源非常高，z方向意味着TSV的方向。这种资源的不平衡需要当前不可用的分区策略，因为它依赖于系统架构。只有经过优化的系统架构才能通过工具以正确的方式进行分区。另一方面，这方面没有标准。这意味着一个真正的3D系统的所有部分都必须由一个团队来设计，这意味着只有大体积的系统才能在NRE成本方面进行设计。”

这不仅仅是在骰子之间划分逻辑。“如果你有两个面对面的骰子呢?”一个骰子有六层金属层，另一个有八层，”Cadence的Park说。“你可能有14个金属层要共享。超级先进的路由器可以考虑利用所有这些路由通道来连接底部die上的两个flops。如果我在六层上用完了路由通道，我可能需要在另一个模上使用路由通道，然后把它缝回去。自动化和创造高性能3D-IC需要很多东西。”

这也将优化提升为一个非常复杂的系统级问题。“如果你在优化成本呢?模具尺寸变得可变，”西门子的马斯楚安尼说。“虽然你可以构建一个网线大小的模具并将它们堆叠起来，但如果你要优化设计以降低成本，你可能想要使用更小的模具。所以你如何决定它有多大，以及如何划分逻辑?”

楼层规划需要再上一层楼。Park说:“我们还处于早期阶段，可以让你自动优化热点位置。”Park说:“这些都是测试设计，人们正在研究下一代逻辑对逻辑堆叠。我们正在开发的工具正在查看每一种情况的热图，并开始进行优化。我们不能让这些重叠的热烟囱形成烟囱。所以我们可以把热点放在西北角的底部，另一个放在东南角，然后移动它们。”

热能是能量的直接结果，而能量是活动的结果。“电路中释放的热能非常依赖于短期和长期的活动特征，”Ansys的Swinnen说。“例如，短暂爆发的高强度计算活动可能不会使温度升高到令人担忧的程度。但如果这种爆发每隔几毫秒重复一次，那么整体温度就会越来越高，直到多次循环后失效。通常，逻辑模拟的活动集太短，无法满足控制热传导的更长的时间常数的需要。这是一个棘手的问题，而且通常有许多使用场景具有非常不同的活动模式。”

可能需要新的抽象。“我们正在讨论的方法之一是预测建模，”西门子的Mastroianni说。“如果你做详细的分析，需要很长时间。你要提前做决定。如果您拥有运行速度更快、足够接近的简单模型，那么您可以在开始确定架构之前开始迭代并做出许多早期决策。这是在位置和路线工具之外的。我们甚至在考虑热应力和机械应力的预先布局，只是有功率估计，所以我们提前设计。只要我们将整个功率保持在临界水平以下，放置和路由工具就不需要真正尝试解决这部分问题。你在前面限制了它。”

公园的同意。“你不能等到位置和路线完成，把它们放在一起，发现它会燃烧起来。热工具已经进入规划阶段。或者我们可以用特定的方式计时。在设计中，当3D堆栈附近发生其他事情时，我们可以关闭芯片的一部分。我们有热传感器。我们会不会走到你可以盲目地做这一切的地步?没有，但我认为我们正在接近使用这些工具，再加上有专业知识的人，我们可以开始扩大规模，在设计中考虑四五个模具。”

这里有一些巨大的挑战。“不仅仅是问题的大小发生了变化，问题的本质也发生了变化，”Swinnen说。“挑战在于我们有一个芯片团队，一个封装团队，一个系统团队，他们处理不同的规模，不同的工具，不同的语言，不同的格式。它们都与3D-IC一起崩溃。他们有一个多尺度的问题，而工具还没有完全准备好。从晶体管的器件级到系统级有好几个数量级。”

那么，为什么要进军3D-IC呢?“我们实现了从离散封装到2.5D的巨大飞跃，在2.5D中，你可以通过一个中介器传输信号。”Alphawave Semi的Mallya说:“这大大降低了阻抗和电阻。但即便如此，像UCIe和模对模这样的东西也会带来信号完整性的挑战，并限制了你从这些东西中获得的速度和你可以放在一起的并行块的数量。有了3D，带宽将是巨大的，你可以摆脱中间干扰。”

包装和压力

3D系统究竟会是什么样子仍然不确定。“如果你看看像英特尔EMIB这样的技术，它们在一个小的嵌入式桥上进行模对模连接，”Park说。“然后，他们会在层压板上对外界进行死亡。你必须考虑在模对模连接中使用微凸点，在其他区域使用C4凸点。他们正在向外散开，建立更牢固的联系，并拥有更可靠的产品。这就是为什么你经常看到封装层，因为如果我们设计一个模具，它是在C4倒装芯片的间距，我们有很大的灵活性。我们可以在标准包装上这样做。我们可以在硅中间体上做到。但如果我们设计一个小晶片，我们把它放在45微米的间距上，这就限制了我们包装它的灵活性。我们需要某种硅桥或者硅中间物。在早期的计划阶段，当你想清楚自己的界面时，两种情况都有可能发生。你可以得到用于130微米间距标准封装的PHY，也可以得到用于45微米间距高级封装的PHY。”

这将可靠性和热问题联系在一起。“高温对产品的可靠性和寿命都是可怕的，”Swinnen。“不仅材料在高温下降解得更快，而且热循环(以及3D-IC组装堆栈中的差异热膨胀)会导致机械应力和翘曲。这些被认为是导致现场电子系统的两大杀手——热失效和电气连接失效的原因。在10微米的间距上有成千上万的微凸点对于系统密度来说是很棒的，但这些是非常微妙的连接，不能承受剪切应力或承载太多电流。对于复杂的三维芯片堆来说，系统可靠性是一个严重的问题。2.5集成的优点是将机械交互限制在芯片与中间层之间。3D堆栈的相互依赖性要复杂得多。”

但对于3D堆叠来说，情况会变得更糟吗?马斯楚安尼说:“实际上，对于2.5D来说，这更具挑战性，因为如果你在一个大的衬底上放置一个大的硅中间层，这些中间层是巨大的，而且你的热膨胀系数不同。”“这就是为什么会有翘曲问题。如果是单个骰子，甚至是堆叠骰子，你就会受到十字线大小的限制，所以你永远不会有比十字线更大的芯片。你没有那些极端的东西。它们都是硅，它们的热系数是一样的。现在你仍然有热膨胀，并且在整个切片中你会有不同的温度，所以你必须做分析。”

对于异质堆叠，情况可能会更糟。“如果这些都是CMOS设计，那么堆叠的好处是我们确实有一个很好的CTE匹配，”Park说。“当你把一个模具贴在一个中间体上，在一个包装上，我们没有一个干净的CTE匹配。尽管当我们建立一个堆栈时，我们会变得越来越密集，针脚密度越来越小，但我们在这些针脚之间有更好的CTE匹配。但如果你开始混合材料的技术，CTE可能也不匹配，那就会增加额外的问题。如果我们只是混合节点，我认为这不会是一个很大的技术挑战。”

这一切都与巨大的优化空间有关。马斯楚安尼说:“处理翘曲类型问题的一种方法是利用连接结构。“你可以控制音高，间距，你希望界面上有统一的东西。大的间隙可能会导致物体弯曲，但这可以通过设计凹凸结构来机械地处理。”

其中有些问题是无法避免的。“光子学在很大程度上是一个点工具的集合，这意味着它的大部分往往是相当手工的。”Keysight的业务开发、营销和技术专家Chris Mueth说:“在他们建模和模拟的结构中，它们非常基于物理，与他们集成的许多东西不同。要在电子光学系统中发挥作用，需要电气工程师和光学工程师一起工作。它们必须整合起来，这些问题必须得到解决和充分理解。这并不容易，你可能会在这个领域看到很多工作来打破这些竖井。在我们考虑将其集成到系统级地板规划和优化工具之前，必须先做到这一点。”

额外的需求带来新的挑战。“DARPA三维异构集成项目的目标之一是集成各种技术。”Mastroianni说:“其中一个应用是将6g型速度，即100千兆赫的速度置于逻辑之上。你不能把它当作一个单独的骰子。它们之间会有电磁耦合，所以你不能单独分析它们。你必须分析复合模具来做这个分析。这需要一套不同的工具。而电磁耦合则更具挑战性。”

热提取

该行业直到最近才开发出能够有效分析热量的工具。“有热分析工具可以在模具层面上工作，所以我们可以进行分析。”Mastroianni说:“然而，它们的速度还不够快，无法进入地点和路线程序的循环。因此，如何减轻这一影响将是一个挑战。它非常依赖于环境，而且热度正在上升，所以你不能只出售一个独立的晶圆，因为它们必须一起发挥作用。”

一个标准包装能带走多少热量是有限制的。Swinnen说:“如果不将其分散开来，为冷却流体腾出空间，就很难冷却3D堆栈。”“但这降低了大会的好处。解决方案是采用昂贵的冷却方案，包括液体冷却，并在芯片上嵌入热传感器，如果温度过高，就会降低时钟频率。较慢的时钟意味着性能特征的降低。所以大量使用你的芯片会使它变慢以防止热失控。总的来说，电源管理是实现3D电路密度的头号限制因素。”

其他人也同意。“这是DARPA的难题。”Mastroianni说:“热可能是自动化和工具面临的最大挑战。DARPA明白这是一个巨大的挑战，因此将投入大量资金和研究来解决这个问题。”

原文《Why There Are Still No Commercial 3D-Ics》